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高速模数转换器ADC时钟极性与启动时间

来源:立维创展 作者:立维创展 发布时间:2018-05-09 15:48:36 点击:555

根据定义,高速模数转换器(ADC)是对模拟信号进行采样的器 件,因此必定有采样时钟输入。某些使用ADC的系统设计师观 测到,从初始施加采样时钟的时间算起,启动要比预期慢。出 人意料的是,造成此延迟的原因常常是外部施加的ADC采样时 钟的启动极性错误。

许多高速ADC的采样时钟输入具有如下特性:

  • 差分
  • 内部偏置到设定的输入共模电压(VCM)
  • 针对交流耦合时钟源而设计

本讨论适用于时钟缓冲器具有上述特性的转换器。

差分ADC时钟输入缓冲器常常有一个设计好的切换阈值偏移。 如果没有这种偏移,切换阈值将发生在0 V差分。如果无偏移的 时钟缓冲器被解除驱动且交流耦合,则器件内部会将时钟输入 (CLK+和CLK−)拉至共模电压。这种情况下,CLK+上的直流电 压和CLK−上的电压将相同,意味着差分电压等于0 V。

在理想世界里,若输入上无信号,则时钟缓冲器不会切换。但 在现实世界里,电子系统中总是存在一些噪声。在输入切换阈 值为0 V的假想情况中,输入上的任何噪声都会跨过时钟缓冲器 的切换阈值,引发意外切换。

若将足够大的输入切换阈值偏移设计到时钟缓冲器中,则同样 的情况不会引发切换。因此,为交流耦合差分时钟缓冲器的切 换阈值设计一个偏移是有利的,故而时钟缓冲器常常有一个切 换阈值偏移。

不施加时钟时,时钟缓冲器中的内部偏置电路将CLK+和CLK−各 自拉至相同的VCM。初始施加时钟时,CLK+和CLK−将偏离先前 确立的VCM,分别向正方向和负方向(或负方向和正方向)摆 动。在图1中,VCM = 0.9 V。

图1显示在器件处于非活动状态(要么初始启动系统,要么时 钟驱动器在一段时间内处于非活动状态)之后施加时钟的情 况。这种情况下,CLK+在第一个边沿向正方向摆动,CLK−向负 方向摆动。若在输入切换阈值上增加一个正偏移,此时钟信号 将在第一个边沿切换时钟缓冲器,如图1所示。时钟输入缓冲 器将立即产生一个时钟信号。

图1. 启动情况:CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动。

如果时钟偶然从相反极性启动,则CLK−在第一个边沿向正方向 摆动,CLK+向负方向摆动。在给输入切换阈值增加相同正偏移 的情况下,此时钟信号在第一个边沿及随后的边沿都不会切换 时钟缓冲器,直至波形被拉向稳态,随着时间推移而跨过切换 阈值,如图2所示。

图2. 启动情况:CLK+在第一个边沿向负方向摆动,CLK−向正方向摆动。

可以看出,初始启动时钟的极性对带有输入阈值偏移的时钟缓 冲器的切换具有重要影响。在其中一种情况下(本例中CLK+初 始上升),当初始施加时钟时,时钟缓冲器立即开始切换,完 全符合预期。在极性相反的情况下(本例中CLK+初始下降), 当初始施加时钟时,时钟缓冲器不会立即开始切换。


如果您发现ADC启动有意外的延迟,请尝试改变时钟启动极 性,这可能会使启动时间恢复正常。

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